Sino a 12 core per i futuri processori AMD Opteron

Apriamo questo articolo tornando con la memoria al mese di Aprile 2003: in quel periodo AMD ha presentato la prima cpu basata sul proprio progetto noto con il nome in codice di Hammer, concretizzatasi nella forma dei processori Opteron per sistemi server seguita a Settembre dello stesso anno dalle prime soluzioni Athlon 64.

Con quella architettura, evolutasi nel corso degli anni prima con il passaggio a soluzioni dual core e in seguito con l'utilizzo di un memory controller compatibile con memorie DDR2, AMD ha conquistato una interessante quota di mercato nel ricco segmento delle soluzioni server, in particolare guadagnando una posizione di rilievo nei sistemi server con 4 o più Socket di processore per sistema. All'interno dei processori Opteron per la prima volta trovavano spazio tecnologie particolarmente efficienti in sistemi server, quali il memory controller integrato e una connessione come quella HyperTransport in grado di ridurre sensibilmente le latenze incrementando la bandwidth di intercomunicazione tra le periferiche.

Sino ad Aprile 2003 la presenza nel segmento server di AMD è stata pressoché nulla: ricordiamo alcuni timidi tentativi del produttore americano di guadagnare l'interesse dei produttori presenti con sistemi server con i processori Athlon MP, architetture per sistemi a due Socket interessanti quanto ad architettura ma non percepite, in quel momento, come soluzioni adatte a venir utilizzate in sistemi dei principali produttori OEM internazionali. L'impatto dei primi processori Opteron è stato quindi per certi versi rivoluzionario, in quanto ha permesso ad AMD di costruire una solida e stabile relazione con tutti i principali produttori mondiali di server.

Nel 2006 Intel ha presentato la propria architettura Core 2, offrendo differenti serie di processori prima dual core e in seguito anche quad core specificamente sviluppati per sistemi server a due Socket; il lancio di questa architettura ha generato una notevole competizione con AMD, non più in grado di poter vantare un vantaggio prestazionale netto su Intel non solo nel segmento desktop ma anche in quello delle soluzioni server. AMD è stata costretta a correre ai ripari presentando la propria evoluzione dell'architettura Opteron nella forma delle cpu quad core, note con il nome in codice di Barcelona.

Questi processori sono giunti sul mercato nel mese di Settembre 2007, in notevole ritardo rispetto a quanto inizialmente anticipato e con frequenze di clock ridotte rispetto a quelle delle soluzioni concorrenti di Intel. Non solo: un bug nella TLB della cache L3 dei processori Barcelona revision B2 ne ha di fatto bloccato la commercializzazione nel mondo dei sistemi server sino al mese di Marzo 2008, periodo nel quale sono stati immessi sul mercato i primi sistemi basati sulla revision B3 del processore Opteron quad core.

Gli ultimi 24 mesi sono stati indubbiamente molto difficili per AMD, non solo nel segmento delle soluzioni desktop ma anche in quello dei sistemi server: Intel è stata capace di riguadagnare quote di mercato in questa ricca nicchia di mercato. Più di questo, tuttavia, è venuta a mancare la fiducia dei partner AMD nella capacità del produttore americano di rispettare la propria roadmap dei prodotti alla luce dei ritardi e dei problemi che hanno caratterizzato il lancio delle cpu Opteron quad core.

Quest'oggi AMD ha scelto di rendere pubblica la propria futura roadmap dei processori per sistemi server, delineando sia quali saranno le novità architetturali implementate con tecnologia produttiva a 45 nanometri che la volontà di continuare a mantenere un approccio il più possibile di tipo nativo alle proprie architetture di processore per sistemi workstation e server.

La prossima generazione di processori Opteron è indicata con il nome in codice di Shanghai; al pari delle soluzioni Barcelona attualmente disponibili in commercio troveremo 4 core di processore con design nativo, ma una superiore complessità architetturale grazie alle potenzialità della tecnologia produttiva più sofisticata data dal passaggio da 65 nanometri a 45 nanometri.

Come già evidenziato in differenti occasioni troveremo una cache L3 incrementata sino a 6 Mbytes rispetto agli attuali 2 Mbytes implementati nelle cpu Opteron Barcelona, fermo restando il quantitativo di cache L2 pari a 512 Kbytes per ciascuno dei core di processore. In termini architetturali AMD implementerà varie ottimizzazioni sia per incrementare l'IPC, instructions per clock, che per una più efficiente gestione della virtualizzazione, seguendo in questo il lavoro già fatto inizialmente con i processori Barcelona. Si prevede un incremento prestazionale medio del 20%, a parità di frequenza di clock, nel passaggio da Barcelona a Shanghai ma è bene attendere le opportune verifiche del caso non appena i primi sample di processore Shanghai saranno disponibili.

Troveremo novità anche nel memory controller, reso compatibile con memorie DDR2-800 contro quelle DDR2-667 delle cpu Opteron Barcelona: la conseguenza diretta, stante la piena maturazione della tecnologia DDR2, sarà la possibilità di incrementare la bandwidth massima teorica di ogni processore, sfruttando al meglio in questo l'integrazione del memory controller.

Le cpu Shanghai implementeranno link HyperTransport di tipo 3.0, contro quelli HyperTransport 1.0 adottati da AMD per i processori Barcelona; questo implicherà l'utilizzo di schede madri con Socket 1207+ per sfruttare al meglio la bandwidth addizionale dei link HT 3 ferma restando la compatibilità con le attuali piattaforme dotate di Socket a 1207 pin con link HT 1.