IMEC sperimenta il primo wafer con litografia EUV

IMEC sperimenta il primo wafer con litografia EUV

L'istituto di ricerca belga ha esposto il primo wafer impiegando tecniche di produzione EUV. Entro il 2013 produzione in volumi a 16nm

di Andrea Bai pubblicata il , alle 10:22 nel canale Scienza e tecnologia
 

L'istituto di ricerca IMEC ha annunciato di aver condotto il primo esperimento di esposizione di un wafer di silicio con il macchinario NXE:3100 per la produzione Extreme Ultraviolet Litography installato da ASML Holding presso lo stabilimento produttivo di ricerca di IMEC.

Si tratta di un importante passo avanti in direzione dell'adozione delle tecniche di produzione di litografia EUV come successore della litografia ottica attualmente utilizzata per la produzione di processori. Secondo le informazioni disponibili lo strumento di preproduzione NXE:3100 di ASML fa uso di una fonte EUV di tipo LDP (Laser assisted Discharge Plasma) realizzata da Xtreme Technologies, sussidiaria di piena proprietà di Ushio Inc.

Il tasso di esposizione dello scanner NXE:3100 è 20 volte superiore rispetto a quello dello strumento di test già utilizzato in precedenza, l'Alpha Demo Tool realizzato dalla stessa ASML. IMEC afferma che per l'inizio del 2012 la fonte di potenza arriverà fino a 100 Watt consentendo di incrementare il tasso di produzione dello scanner dal livello attuale (che tuttavia non viene indicato) sino a 60 wafer di silicio all'ora. Un primo test con l'impiego di tecniche di overlay ha mostrato la possibilità di raggiungere, potenzialmente, risoluzioni fino a 4 nanometri.

Luc Van den hove, presidente e CEO di IMEC, ha commentato: "La decisione di implementare la fonte LDP di Xtreme Technologies è un importante valore aggiunto per i nostri partner dal momento che permette loro di testare sia il nostro LDP, sia il nostro LPP (Laser Produced Plasma), attualmente installati ad altri siti. Noi siamo convinti che i nostri programmi contribuiranno in maniera significativa a portare l'EUV verso la produzione in volumi per i nodi a 16 nanometri entro il 2013".

Il lavoro è stato condotto in collaborazione con i partner di IMEC nel contesto del Core CMOS Program, tra i quali vi sono Globalfoundries, INTEL, Micron, Panasonic, Samsung, TSMC, Elpida, Hynix, Fujitsu, Sony e Powerchip.

3 Commenti
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Pier220412 Luglio 2011, 10:41 #1
Noi siamo convinti che i nostri programmi contribuiranno in maniera significativa a portare l'EUV verso la produzione in volumi per i nodi a 16 nanometri entro il 2013".


Non siamo ormai vicini al limite fisico del silicio?

Mi sembra che si diceva che era quasi impossibile scendere sotto i 10 nanometri senza creare problemi di ogni tipo..
Níðhöggr12 Luglio 2011, 11:25 #2
Originariamente inviato da: Pier2204
Non siamo ormai vicini al limite fisico del silicio?

Mi sembra che si diceva che era quasi impossibile scendere sotto i 10 nanometri senza creare problemi di ogni tipo..


Secondo Intel nel 2017 saranno agli 8nm:

Il documento: http://www.google.com/url?sa=t&...CJw&cad=rja
GLaMacchina12 Luglio 2011, 12:01 #3
ma la fotografia centra qualcosa con il testo? quello mi sembra un normalissimo nodo a 45-65nm. da quel che so l'EUV necessita di alto vuoto non di una semplice clean room.

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