L'IMEC si concentra sullo scaling oltre i 10nm

L'IMEC si concentra sullo scaling oltre i 10nm

La miniaturizzazione è necessaria per rispondere alle sfide tecnologiche, ma lo scaling del processo CMOS diviene sempre più complesso avvicinandosi alla barriera dei 10 nanometri

di Andrea Bai pubblicata il , alle 15:51 nel canale Scienza e tecnologia
 

La potenza computazionale e la capacità di storage richieste dalle soluzioni tecnologiche del prossimo futuro superano di gran lunga ciò che i processori e le memorie attuali sono in grado di offrire, spingendo sempre più insistentemente sulla necessità della miniaturizzazione delle architetture logiche e dei circuiti integrati.

Lo scaling della tecnologia CMOS proseguirà per il prossimo futuro ma entrando nel dominio dei 10 nanometri la complessità della riduzione ed il controllo della variabilità rappresenteranno aspetti talmente cruciali da orientare le decisioni tecnologiche. E' quanto sottolinea An Steegen, senior vice president process technology per Imec in occasione dell'annuale IMEC Technology Forum la scorsa settimana presso lo Square Meeting Center di Brusselles, Belgio.

Durante il proprio intervento, così come riporta il sito EETimes, Steegen ha spiegato come Imec sta lavorando in direzione della miniaturizzazione al di sotto dei 10 nanometri, osservando come la legge di Moore può continuare ad essere rispettata fino ai 19 nanometri impiegando le tradizionali tecniche di litografia, ma oltre questa soglia sarà necessario lavorare duramente sull'impiego di nuovi materiali e progetti di architetture alternative.

Steegen osserva come lo scaling CMOS è ancora possibile, sebbene stia diventando sempre più difficile. Il passaggio a dimensioni al di sotto dei 15 nanometri richiede l'impiego della litografia extreme-ultraviolet ed avanzate tecniche di patterning (per la realizzazione delle maschere). Altresì necessarie saranno la migrazione verso le strutture tridimensionali come i transistor FinFET e l'impiego di materiali ad alta mobilità elettronica per il canale.

"La buona notizia è che la tecnologia CMOS può ancora scalare da architetture planari in silicio a 20 nanometri a strutture FinFET a 14 nanometri, per meglio controllare gli effetti del canale corto. Ma in questo percorso si introducono nuovi materiali e la variabilità cresce. Muovendosi in direzione di un dispositivo FinFET, che permette di ridurre al minimo il drogaggio del canale, abbiamo risolto una parte dei problemi di variabilità associati a droganti casuali. Questo si riflette in una riduzione della discrepanza dei dispositivi. L'impiego di strutture non planari fa però emergere nuove variabilità" ha spiegato Steegen commentando il passaggio verso i 10 nanometri.

Nel complesso sia i nuovi materiali, sia le nuove architetture hanno come risvolto negativo quello dell'incremento della variabilità, un problema che può essere affrontato cercando di lavorare sui materiali impiegati per migliorare la qualità delle strutture. L'IMEC sta operando per trovare il punto di svolta: "Variabilità e costi devono essere considerati come era all'inizio. Abbiamo dovuto reinventarci molte volte nell'industria dei semiconduttori, ma lo faremo ancora e ancora" ha concluso Steegen.

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