Places2Be, progetto europeo per il supporto a FDSOI

Places2Be, progetto europeo per il supporto a FDSOI

Un fondo di 360 milioni di euro per supportare lo sviluppo delle tecnologie di processo FDSOI. 19 le realtà coinvolte, tra cui STMicroelectronics, Globalfoundries e vari atenei europei

di Andrea Bai pubblicata il , alle 16:31 nel canale Scienza e tecnologia
 

Un budget di 360 milioni di euro e un orizzonte temporale di tre anni: sono queste le caratteristiche del progetto europeo Places2Be, organizzato per supportare l'industrializzazione del processo di produzione FDSOI, ovvero Fully Depleted Silicon-on-Insulator.

Il progetto, a cui parteciperanno 19 partner da 7 paesi europei, è capitanato da STMicroelectronics, azienda già attiva nel campo della ricerca e sviluppo FDSOI. Places2Be è un complesso acronimo derivante da "Pilot Lines for Advanced CMOS Enhanced by SOI in 2x nodes, Built in Europe". Il progetto è supportato dall'ENIAC e avrà lo scopo di supportare le linee pilota FDSOI presso la fabbrica ST di Crolles e presso la Fab 1 di Globalfoundries a Dresda

In particolare il progetto ha lo scopo di agevolare la produzione pilota FDSOI a 28 nanometri e di rendere possibile sul territorio europeo,la produzione in volumi di tecnologie di processo all'avanguardia. I fondi saranno impiegati per aiutare la creazione di un ecosistema di progettazione e produzione europea attorno a FDSOI e per aiutare lo sviluppo dei futuri nodi di processo a 14 e a 10 nanometri.

La tecnica di produzione FDSOI è una stada che permette di realizzare sia bulk CMOS sia FinFET a basso consumo ed elevate prestazioni. Secondo ST la tecnologia FDSOI è attualmente quella più perfomante ed efficiente anche se i principali produttori di semiconduttori come Intel, TSMC e Samsung nutrono ancora qualche perplessità.

I partecipanti di Places2Be sono ACREO Swedish ICT AB, Adixen Vacuum Products, Axiom IC, Bruco Integrated Circuits, Commissariat à l'énergie atomique et aux énergies alternatives, Dolphin Integration, Ericsson AB, eSilicon Romania Srl, Forschungzentrum Juelich Gmbh, GlobalFoundries Dresden, Grenoble INP, IMEC, Ion Beam Services, Mentor Graphics France Sarl, Soitec SA, ST-Ericsson NV, STMicroelectronics NV, Universite Catholique de Louvain, e l'University of Twente. Il progetto coinvolgerà circa 500 ingegneri provenienti da tutta Europa.

3 Commenti
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blindwrite22 Maggio 2013, 17:52 #1
Noto con dispiacere come non ci sia alcuna universita' italiana, mentre ci sono universita' francesi, olandesi e belghe.

Continuiamo ad insegnare ai nostri giovani con dei classici design kit 130nm di UMC, e sicuramete andremo molto avanti!
Mister D22 Maggio 2013, 19:28 #2
Originariamente inviato da: blindwrite
Noto con dispiacere come non ci sia alcuna universita' italiana, mentre ci sono universita' francesi, olandesi e belghe.

Continuiamo ad insegnare ai nostri giovani con dei classici design kit 130nm di UMC, e sicuramete andremo molto avanti!


Ciao Blindwrite,
tu che ci lavori mi spiegheresti un passaggio del testo della news:
[I]La tecnica di produzione FDSOI è una stada che permette di realizzare sia bulk CMOS sia FinFET a basso consumo ed elevate prestazioni. Secondo ST la tecnologia FDSOI è attualmente quella più perfomante ed efficiente anche se i principali produttori di semiconduttori come Intel, TSMC e Samsung nutrono ancora qualche perplessità.[/I]
Io sapevo che bulk e SOI fossero 2 modi di produzione del silicio distinti e diversi tra loro con pro e contro e che tutti e due si possono produrre in modo planare (come è stato fino a poco tempo fa) o alzando le parti Source e Drain in modo da formare delle alette che consentono il passaggio di corrente su 3 superfici (da questo sia il nome usato da intel 3-D sia il nome FinFET). Per cui sia bulk che soi possono essere planari o tridimensionali (finFET).
Il FullDepleted SOI invece è sempre planare ma ha una struttura del substrato diversa, più sottile rispetto alla Partial Depleted SOI.
Dico giusto? Perché se è come ho capito io allora il testo della news, e in particolare il passaggio in grassetto, è scritto male.
Grazie mille!

P.s.: non ti si vede più sul thread nella sezione processori di amd. Quando passi a dire un po' la tua? Anche se in questo momento c'è poco da dire visto che le info da amd latitano eccome.
Sapo8423 Maggio 2013, 10:41 #3
Originariamente inviato da: Mister D
Il FullDepleted SOI invece è sempre planare ma ha una struttura del substrato diversa, più sottile rispetto alla Partial Depleted SOI.
Dico giusto? Perché se è come ho capito io allora il testo della news, e in particolare il passaggio in grassetto, è scritto male.

Io avevo letto che anche i FinFET fossero possibili.
http://www.eetimes.com/electronics-...sulator-devices
Qui c'è un paragrafo a riguardo.

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