Un server rack ad alta efficienza con processori Tilera e 512 core

Un server rack ad alta efficienza con processori Tilera e 512 core

Tilera, in collaborazione con Quanta, presenta una soluzione server a 2 unità rack che integra 4 sistemi dual socket indipendenti per un totale di 512 core. Ottima efficienza, ma solo con applicazioni che ne sfruttino al meglio l'architettura

di Paolo Corsini pubblicata il , alle 14:30 nel canale Server e Workstation
 

Un sistema server da 2 unità rack d'ingombro, al cui interno trovano posto un totale di 512 core. E' questo il risultato al quale è giunta Tilera Corp., azienda specializzata nello sviluppo di architetture multicore che trovano ideale ambito di utilizzo in quelle applicazioni che possono venir scalate al meglio su tanti core di semplice architettura e ridotta potenza elaborativa, beneficiando di livelli di consumo estremamente contenuti. Tilera ha fornito la base architetturale e i processori, mentre la produzione materiale del sistema server, chiamato S2Q, è stata svolta da Quanta Computer Inc.

Il processore Tilera TilePro64, alla base di questo sistema, utilizza una particolare architettura che permette di ottenere valide prestazioni velocistiche non con qualsiasi tipo di applicazione ma con quelle che ad essa ben si adattano. I "tile", termine con il quale è indicato ciascun core, sono interconnessi tra loro grazie al network iMesh di Tilera. Ogni core è caratterizzata dalla presenza di pipeline a 3 stadi in grado di gestire fino a tre istruzioni per ciclo di clock. Ciascun core è provvisto di 32KB di cache L1 per istruzioni e di una identica quantità di cache L1 per i dati e di 256KB di cache di secondo livello. Ogni tile può operare in maniera indipendente oppure in collaborazione con altri tile, a seconda delle esigenze della specifica applicazione in uso.

I processori della famiglia Tile-Gx integrano controller memoria e controller di input-output eliminando così la necessità di un northbridge esterno o di un southbridge. La tecnologia TileDirect Technology può gestire gli I/O direttamente nelle cache del tile per offrire prestazioni a bassa latenza. I processori TILE-Gx possono essere programmati in C e C++, dando modo agli sviluppatori di appoggiarsi sugli investimenti software esistenti. I "tile" possono inoltre essere raggruppati in cluster al fine di mettere a disposizione per ciascuna applicazione il necessario quantitativo di potenza computazionale.

Stando a quanto affermato dal produttore, una soluzione server che utilizza 8 processori Tilera TilePro64, ciascuno dotato di 64 core per un totale di 512, vanta un consumo contenuto in 400 Watt di picco. 12 server di questo tipo, installati in mezzo armadio rack, richiedono 5 KW per veir alimentati e forniscono le prestazioni equivalenti a 100 server basati su processori Intel Xeon dual socket, configurazione che richiede un consumo di 25 KW.

Il server SQ2, soluzione che prossimamente verrà resa disponibile sul mercato, integra 4 schede madri dual socket per un totale di 512 core; per ogni scheda madre sono presenti 16 slot memoria, 4 schede di rete Gigabit, 4 schede di rete 10 Gigabit e 4 porte per la gestione da console del server. Per ogni server sono abbinati un massimo di 6 hard disk da 2 pollici e 1/2, accessibili dal pannello frontale.

Quali sono gli ambiti di utilizzo di riferimento di questa soluzione? Tutte quelle applicazioni che per loro natura possono beneficiare delle particolarità architettuali delle soluzioni Tilera. Questi processori sembrano dare ottimi livelli di scalabilità in ambiente LAMP (Linux, Apache, MySQL e PHP), sfruttando una distribuzione custom della quale non sono stati ancora forniti dettagli precisi. Un'azienda interessata alla elevata potenza di elaborazione di queste soluzioni, abbinata a consumi ridotti, deve quindi prima attentamente verificare che le applicazioni che verranno utilizzate siano in grado di ben operare con questa architettura, oppure se non sia preferibile l'utilizzo di tradizionali server x86.

La roadmap Tilera è particolarmente aggressiva. Per il 2011 si prevede il debutto dei nuovi core Tile-Gx, con un incremento del loro numero da 64 sino a 100 per ogni socket grazie ad uno shrink dalla tecnologia a 90 nanometri fino a quella a 40 nanometri. In seguito, per il 2013, è previsto il lancio di una nuova generazione di core a 28 nanometri indicati con il nome in codice di Stratton che permetterà, secondo i piani dell'azienda, di superare i 200 core per socket.

Ulteriori informazioni sono disponibili sul sito Tilera a questo indirizzo.

6 Commenti
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lucusta24 Giugno 2010, 15:21 #1
3 stadi di pipeline e 90nm... arrivera' al ghz?
Human_Sorrow24 Giugno 2010, 15:41 #2
Quando vedo queste configurazioni da mila-mila CPU mi viene da pensare:

L'unione fa la forza!!

cionci24 Giugno 2010, 15:43 #3
Originariamente inviato da: lucusta
3 stadi di pipeline e 90nm... arrivera' al ghz?

ArsTecnica parla di:
Tilera's cores implement a very simple VLIW design with two integer ALUs and a load-store pipe (at least, I'm pretty sure that the third execution pipeline is load-store).
Quindi magari sono 3 stage di esecuzione, più che 3 stage di lunghezza. Quindi permetterebbe di eseguire 3 istruzioni contemporaneamente.
La ISA di queste CPU è di tipo VLIW, quindi con parallelismo esplicito nell'opcode. Con 3 sole pipeline è sicuramente più semplice che in Itanium...
Senza contare che non sono CPU general purpose, mancano infatti di FPU.
lucusta24 Giugno 2010, 21:33 #4
accetto la tua spiegazione, perche' con una pipeline lunga 3 stadi difficile che anche a 0.28 riesca ad ottenere il ghz... va' da solo che non conta nulla.. potrebbe avere anche 1mhz di clock ed essere decisamente piu' potente di una CPU general porpouse da 4ghz...
lucusta24 Giugno 2010, 21:35 #5
era solo per togliermi la curiosita'... VLIM a 64bit (!), o a 256 (od oltre)?
Pleg24 Giugno 2010, 23:10 #6
http://www.tilera.com/products/TILE64.php

si parla di "3-way VLIW". Pero' per il TILE-Gx invece si parla di 3 stadi di pipeline... mah!

Cmq, se vi interessa, qui:

http://www.stanford.edu/class/ee380...e-20092010.html

c'e' un intervento del fondatore di Tilera (ovviamente professore del MIT , ci sono le slide da scaricare e forse si riesce anche a vedere il video (e' il talk del 3 febbraio).

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