Dall'IMEC il primo semiconduttore FinFET ibrido con silicio e materiali III-V

L'IMEC, il centro di ricerca di microelettronica con sede a Leuven, in Belgio, ha affermato di essere riuscita a realizzare il primo semiconduttore 3D FinFET composto in grado di integrare elementi del gruppo III-V e silicio sullo stesso wafer da 300 millimetri. Il processo sviluppato dall'IMEC potrà consentire ai partner produttivi di proseguire con lo scaling CMOS anche oltre i 7 nanometri oltre a permettere la produzione ibrida CMOS-RF e CMOS-optoelectronics.

Con i dispositivi di silicio che si avvicinano ai limiti fisici delle dimensioni atomiche si vanno via via esaurendo le modalità disponibili per incrementare le prestazioni ed abbassare il consumo energetico. L'alternativa in sperimentazione da tempo è l'impiego di materiali ad elevate prestazioni, del gruppo III-V della tavola periodica che consentono, grazie ad una maggiore mobilità elettronica, di aumentare le prestazioni e di spingere ancor più avanti le possibilità di miniaturizzazione.

Intel ed altre realtà del mondo dei semiconduttori stanno già lavorando sull'integrazione con i substrati di silicio dei semiconduttori composti realizzati in arseniuro di indio-gallio (InGaAs) e fosfuro di indio (InP), ma stanno incontrando un grosso ostacolo nella non perfetta corrispondenza del reticolo atomico all'interfaccia tra i due materiali. L'IMEC afferma di aver approntato un processo che combinando diverse tecniche permette di sostituire le "alette" in silicio proprie dei transistor FinFET con strutture corrispettive di InGaAs e InP, superando parte del problema di non corrispondenza del reticolo.

Aaron Thean, responsabile delle attività di ricerca e sviluppo per IMEC, ha spiegato: "Di base sfruttiamo il processo FinFET fino al punto in cui vengono formate le alette e quindi rimuoviamo il silicio da alcune di esse usando uno speciale processo abrasivo vicino alla base dell'aletta, dove incidiamo un percorso per consentire ai materiali III-V di crescere e assorbire i difetti. A questo punto collochiamo i materiali III-V iniziando con l'InP che assorbe circa l'8% della non corrispondenza del reticolo e lo lasciamo crescere interamente, andando poi a recidere ulteriormente e completando l'ultima parte dell'aletta con l'InGaAs".

Secondo quanto affermato da Thean, i partner di IMEC hanno chiesto un ulteriore sviluppo della tecnologia affinché possa essere utilizzabile per i nodi di processo a 7 nanometri tra il 2016 ed il 2018. Tra i partner CMOS di IMEC vi sono realtà quali Intel, Samsung, TSMC, Globalfoundries, Micron, SK Hynix, Toshiba, Panasonic, Sony, Qualcomm, Altera, Fujitsu, nVidia e Xilinx.