IBM, nuova tecnica per transistor ibridi silicio/III-V

IBM, nuova tecnica per transistor ibridi silicio/III-V

I ricecatori IBM dimostrano una tecnica che permette di realizzare in maniera compatibile con le tecniche attuali strutture ibride silicio/III-V, aprendo la strada a transistor più veloci e alla fotonica on-chip

di pubblicata il , alle 10:41 nel canale Scienza e tecnologia
IBM
 

La legge di Moore potrebbe ricevere una nuova spinta grazie ad un metodo sperimentato da IBM Research per la deposizione di nanocavi di materiali III-V adatti per formare canali di transistor e altre strutture su substrati Silicon-on-Insulator. Usando un metodo chiamato template-assisted selective epitaxy (TASE), IBM afferma di aver dimostrato il concetto fabbricando una serie di strutture in nanoscala e FET multi-gate.

Nella pubblicazione su Applied Physics Letters, IBM fa riferimento a tecniche, già usate da altri, che hanno permesso di superare il cattivo abbinamento del reticolo di silicio e dei materiali III-V (che comprendono indio, gallio, arsenico e i loro composti) e ai modi che hanno permesso alla tecnica TASE di funzionare.

Tutto ciò ha permesso per la prima volta di realizzare strutture complesse e versatili necessarie per la produzione di transistor ibridi in silicio/III-V: "Un importante passo verso la produzione dei chip futuri che permetteranno una riduzione delle dimensioni e dei costi e una crescita delle prestazioni" ha commentato Heinz Schmid, Senior Researcher per IBM Research a Zurigo e principale autore della pubblicazione.

I risultati di questa ricerca potrebbero inoltre portare alla realizzazione di fotonica attiva su substrati di silicio dal momento che i materiali III-V sono usati di norma per la costruzione di laser on-chip e altre strutture fotoniche.

Più nel dettaglio i materiali III-V usano la tecnica TASE con una deposizione di vapori chimici per crescere strutture InGaAs (arseniuro di indio-gallio) prive di difetti, principalmente nanocavi, su un template ossido precedentemente depositato e riempito usando una tecnica epitassiale. Di conseguenza è stato possibile ottenere strutture pure III-V, senza alcun difetto, al di sopra il silicio e usando metodi compatibili con la produzione CMOS.

Schmid osserva che la TASE getta fondamenta solide all'integrazione dei materiali III-V con il silicio, ma ha anche avvertito di non essere eccessivamente ottimisti con questo metodo spiegando che è necessario più sviluppo e ottimizzazione per realizzare questi transistor e altre strutture con la complessità degli odierni transistor CMOS.

Per mettere alla prova la tecnica con dispositivi reali i ricercatori hanno descritto la costruzione di un MuG-FET (multiple gate field effect transistor) e una struttura Hall bar in nanoscala. I ricercatori hanno impiegato substrati SOI di Soitec trattati con litografia e-beam che hanno permesso di costruire elementi da 25 a 50 nanometri di spessore al di sopra di uno strato di diossido di silicio spesso 30 nanometri. Le strutture risultanti hanno mostrato una mobilità elettronica di 5400 cm2/Vs rispetto alla mobilità del silicio di 1400 cm2/Vs.

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